Шта је РИСЦ В процесор: архитектура, рад и његове апликације

РИСЦ В је архитектура скупа инструкција коју је развио Универзитет Калифорније, Беркли. Концепт РИСЦ-а је био мотивисан истином да већина компјутерских програма није користила већину инструкција процесора. Дакле, непотребна логика декодирања се користила у дизајну процесори , трошећи више енергије као и површину. Да бисте скратили скуп инструкција и уложили више у ресурсе регистра, РИСЦ В процесор је спроведено.

Ову технологију су приметили многи технолошки гиганти и почетници јер је потпуно отвореног кода и бесплатна. Већина типова процесора је доступна уз уговор о лиценци, али са овом врстом процесора; свако може да направи свој нови дизајн процесора. Дакле, овај чланак разматра преглед РИСЦ В процесора – рад и његове примене.

Шта је РИСЦ В процесор?

У РИСЦ В процесору, термин РИСЦ означава „рачунар са смањеним скупом инструкција“ који извршава неколико рачунарских инструкција, док „В“ означава 5. генерацију. То је хардверска ИСА (архитектура скупа инструкција) отвореног кода заснована на утврђеном принципу РИЗИК .

У поређењу са другим ИСА дизајном, овај ИСА је доступан уз лиценцу отвореног кода. Дакле, бројне производне компаније су најавиле и такође обезбедиле РИСЦ-В хардвер, са оперативним системима отвореног кода.

Ово је нова архитектура и доступна је у отвореним, неограничавајућим и бесплатним лиценцама. Овај процесор има опсежну подршку из индустрије произвођача чипова и уређаја. Дакле, углавном је дизајниран да буде слободно проширив и прилагодљив за употребу у многим апликацијама.

РИСЦ В Историја

РИСЦ је изумео проф. Давид Паттерсон око 1980. године на Универзитету Калифорније, Беркли. Проф. Давид и проф. Јохн Хеннесси представили су своје напоре у две књиге и то „Организација рачунара и дизајн“ и „Архитектура рачунара на Универзитету Станфорд. Дакле, добили су АЦМ А.М. Тјурингова награда за 2017.

Од 1980. до 2010. године започето је развојно истраживање пете генерације РИСЦ-а и коначно је идентификовано као РИСЦ-В што се изговара као ризик пет.

РИСЦ В Архитектура и рад

Архитектура РВ12 РИСЦ В приказана је испод. РВ12 је веома конфигурабилан са једнојезгреним РВ32И и РВ64И компатибилним РИСЦ ЦПУ-ом који се користи у уграђеним пољима. РВ12 је такође из 32 или 64-битне ЦПУ породице у зависности од индустријског стандардног РИСЦ-В скупа инструкција.

РВ12 једноставно извршава харвардску архитектуру за истовремени приступ инструкцији као и меморији података. Такође укључује 6-степени цевовод који помаже у оптимизацији преклапања између извршавања, као и приступа меморији ради побољшања ефикасности. Ова архитектура углавном укључује предвиђање гранања, кеш података, јединицу за отклањање грешака, кеш инструкција и опционе јединице множитеља или разделника.

Главне карактеристике РВ12 РИСЦ В укључују следеће.

• То је стандардни сет инструкција у индустрији.
• Параметризовано са 32 или 64-битним подацима.
• Има прецизне и брзе прекиде.
• Прилагођена упутства дозвољавају додавање власничког хардверског акцелератора.
• Извођење једног циклуса.
• Шестостепени цевовод са преклопљеним оптимизацијом.
• Подршка за заштиту меморије.
• Опциони или параметризовани кеш меморије.
• Ектремели Параметеризед.
• Корисници могу да изаберу 32/64-битне податке и јединицу за предвиђање грана.
• Корисници могу да изаберу кеш меморије инструкција/података.
• Структура, величина и архитектура кеша коју може изабрати корисник.
• Подршка за хардверски делилац или множилац према кориснички дефинисаном кашњењу.
• Архитектура магистрале је флексибилна и подржава Висхбоне & АХБ.
• Овај дизајн оптимизује снагу и величину.
• Дизајн је потпуно параметризован што обезбеђује компромисе између перформанси или снаге.
• ЦЛК дизајн за смањење снаге.
• Софтверска подршка по индустријским стандардима.
• Архитектонски симулатор.
• Ецлипсе ИДЕ се користи за Линук/Виндовс.

РИСЦ В Екецутион Пипелине

Укључује пет фаза као што су ИФ (дохваћање инструкције), ИД (декодирање инструкције), ЕКС (извршавање), МЕМ (приступ меморији) и ВБ (повратни упис регистра).

Инструцтион Фетцх

У фази преузимања инструкције или ИФ, једна инструкција се чита са програмског бројача (ПЦ) и меморије инструкција која се ажурира на следећу инструкцију.

Инструкција Пре-Децоде

Када је РВЦ подршка дозвољена, фаза претходног декодирања инструкција ће декодирати 16-битну компресовану инструкцију у изворну 32-битну инструкцију.

Декодирање инструкција

У фази декодирања инструкција (ИД), регистарска датотека је дозвољена и контроле заобилажења су одлучене.

Извршити

У фази извршења, резултат се израчунава за АЛУ, ДИВ, МУЛ инструкцију, меморија дозвољена за инструкцију Сторе или Лоад, а гране и скокови се мере у односу на очекиване резултате.

Меморија

У овој фази меморије, меморији се приступа преко цевовода. Укључивање ове фазе осигурава високе перформансе цевовода.

Одговорити

У овој фази, резултат фазе извршења се уписује у датотеку регистра.

Бранцх Предицтор

Овај процесор укључује јединицу за предвиђање гранања или БПУ који се користи за складиштење прошлих података како би водио РИСЦ В процесор у одлучивању да ли ће се одређена грана узети или не-. Ови предикторски подаци се једноставно ажурирају када се грана изврши.

Ова јединица укључује различите параметре који одређују њено понашање. На пример, ХАС_БПУ се користи да одреди да ли грана предвиђа да је јединица присутна, БПУ_ГЛОБАЛ_БИТС ће одредити колико прошлих битова треба да се користи, а БПУ_ЛОЦАЛ_БИТС ће одредити колико ЛСБ-а програмског бројача треба да се користи. Комбинација БПУ_ЛОЦАЛ_БИТС & БПУ_ГЛОБАЛ_БИТС ће створити вектор који се углавном користи за адресирање табеле предвиђања грана.

Кеш података

Ово се углавном користи за убрзавање приступа меморији података баферовањем новоприступљених локација меморије. Ово може да обрађује приступе полуречи, бајтовима и речима када је  КСЛЕН = 32 ако се налазе на сопственим границама. Такође је способан да рукује приступима полуречи, бајтовима, речима и двоструким речима када је КСЛЕН=64 ако су на сопственим границама.

Током пропуста кеша, цео блок се може записати назад у меморију, тако да ако је потребно, нови блок се може учитати у кеш меморију. Кеш података је онемогућен постављањем ДЦАЦХЕ_СИЗЕ на нулу. Након тога, меморијским локацијама се приступа директно преко Дата Интерфаце .

Кеш инструкција

Ово се углавном користи за убрзавање преузимања инструкција баферовањем новопреузетих инструкција. Ова кеш меморија се користи за преузимање једне парцеле за сваки циклус на било којој 16-битној граници, али не преко границе блока. Током пропуста кеша, цео блок се може учитати из меморије инструкција. Конфигурација ове кеш меморије се може извршити на основу потреба корисника. Величина кеша, алгоритам замене и дужина блока се могу конфигурисати.

Циклус инструкција ће бити онемогућен постављањем ИЦАЦХЕ_СИЗЕ на нулу. Након тога, пакети се преузимају директно из меморије преко Инструцтион Интерфаце.

Јединица за отклањање грешака

Јединица за отклањање грешака ће омогућити окружењу за отклањање грешака да се заустави и испита ЦПУ. Главне карактеристике овога су праћење грана, праћење у једном кораку до 8 хардверских тачака прекида.

Регистер Филе

Ово је дизајнирано са 32 локације регистра од Кс0 до Кс31 где је Кс9 регистар увек нула. Датотека регистра укључује 1 порт за писање и 2 порта за читање.

Цонфигурабле Интерфаце

Ово је спољни интерфејс где овај процесор подржава различите спољне интерфејсе магистрале.

Како РИСЦ В функционише?

РИСЦ-В је архитектура скупа инструкција заснована на принципима РИСЦ (компјутер са смањеним скупом инструкција). Овај процесор је веома јединствен и такође револуционаран јер је бесплатна, уобичајена ИСА отвореног кода где се хардвер може развити, софтвер може бити портован и процесори могу бити дизајнирани да га подржавају.

Разлика Б/В РИСЦ В вс МИПС

Разлика између РИСЦ В и МИПС укључује следеће.

Разлика Ч/Б РИСЦ В вс АРМ

Разлика између РИСЦ В и АРМ-а укључује следеће.

РИСЦ В Верилог код

Верилог код меморије инструкција за РИСЦ је приказан испод.

// Верилог код за РИСЦ процесор
// Верилог код за меморију инструкција

модул Инструцтион_Мемори(
улаз [15:0] пц,
оутпут[15:0] инструкција
);

рег [`цол – 1:0] меморија [`ров_и – 1:0];
жица [3 : 0] ром_аддр = пц [4 : 1];
почетни
почети
$реадмемб(./тест/тест.прог”, меморија,0,14);
крај
додели инструкцију = меморија[ром_аддр];

ендмодуле

Верилог код за 16-битни РИСЦ В процесор:

модул Рисц_16_бит(
инпут цлк
);

вире јумп,бне,бек,мем_реад,мем_врите,алу_срц,рег_дст,мем_то_рег,рег_врите;
жица [1:0] алу_оп;
жица [3:0] опцоде;

// Пут података

Датапатх_Унит ДУ
(
.цлк(цлк),
.јумп(скок),
.жаба (жаба),
.мем_реад(мем_реад),
.мем_врите(мем_врите),
.алу_срц(алу_срц),
.рег_дст(рег_дст),
.мем_то_рег(мем_то_рег),
.рег_врите(рег_врите),
.бне(бне),
.алу_оп(алу_оп),
.опцоде(опцоде)
);

// контролна јединица
Цонтрол_Унит цонтрол
(
.опцоде(опцоде),
.рег_дст(рег_дст),
.мем_то_рег(мем_то_рег),
.алу_оп(алу_оп),
.јумп(скок),
.бне(бне),
.жаба (жаба),
.мем_реад(мем_реад),
.мем_врите(мем_врите),
.алу_срц(алу_срц),
.рег_врите(рег_врите)
);
ендмодуле

Сетови инструкција

О РИСЦ В скуповима инструкција се говори у наставку.

Аритметичке операције

РИСЦ В аритметичке операције су наведене у наставку.

Логичке операције

РИСЦ В логичке операције су наведене у наставку.

Операције учитавања/складишта

Операције учитавања/складишта РИСЦ В су наведене у наставку.

Операције гранања

Операције гранања РИСЦ В су наведене у наставку.

Предности

Тхе предности РИСЦ-а В процесор укључи следеће.

• Коришћењем РИСЦВ-а можемо уштедети време за развој, развој софтвера, верификацију итд.
• Овај процесор има много предности попут једноставности, отворености, модуларности, чистог дизајна и проширивости.
• Ово је подржано од стране неколико компајлера језика као што је ГЦЦ (ГНУ Цомпилер Цоллецтион), компајлер бесплатног софтвера и преко Линук ОС .
• Компаније ово могу слободно да користе због тантијема, лиценцних накнада и обавеза.
• РИСЦ-В процесор не укључује нове или иновативне карактеристике јер једноставно следи утврђене принципе РИСЦ-а.
• Слично неколико других ИСА, ова спецификација процесора једноставно дефинише различите нивое скупа инструкција. Дакле, ово садржи 32 и 64-битне варијанте, као и екстензије које пружају подршку за инструкције са помичним зарезом.
• Они су бесплатни, једноставни, модуларни, стабилни итд.

Недостаци

Тхе недостаци РИСЦ В процесора укључи следеће.

• Компајлери и програмери често користе сложена упутства.
• О/п РИСЦ-а се може променити на основу кода када наредне инструкције унутар петље зависе од раније инструкције за извршење.
• Ови процесори морају брзо да сачувају различите инструкције, што захтева велики сет кеш меморије да би благовремено реаговао на инструкције.
• Комплетне карактеристике, могућности и предности РИСЦ-а углавном зависе од архитектуре.

Апликације

Тхе апликације РИСЦ В процесор укључи следеће.

• РИСЦ-В се користи у уграђеним системима, вештачкој интелигенцији и машинском учењу.
• Ови процесори се користе у апликацијама за уграђене системе засноване на високим перформансама.
• Овај процесор је прикладан за употребу у неким одређеним областима као што су ивично рачунарство, АИ и апликације за складиштење.
• РИСЦ-В је важан јер омогућава мањим произвођачима уређаја да дизајнирају хардвер без плаћања.
• Овај процесор једноставно омогућава истраживачима и програмерима да дизајнирају и истражују са бесплатно доступном архитектуром ИСА или скупа инструкција.
• Примене РИСЦ В се крећу од малих уграђених микроконтролера до десктоп рачунара и суперрачунара укључујући векторске процесоре.

Дакле, ово је преглед РИСЦ В процесора – архитектура, рад са апликацијама. Ево питања за вас, шта је ЦИСЦ процесор?